9.5.2. 功能描述

9.5.2.1. 功能实现

由DE模块输入的DI[23:0]、DE/HS/VS/CK信号（其中差分CK信号由寄存器配置，使用默认值即可）进到2C1处理输出信号选择DATA_0[34:0]以及DATA_1[34:0]，这里同时控制差分输出Single Link和Dual Link，如图 lvds_single_link、图 lvds_dual_link。然后DATA_0[34:0]以及DATA_1[34:0]分别进入SER转换成差分信号，如图 lvds_format。

Single Link LVDS输出控制方式：由DE模块输入的24位RGB信号、DE/HS/VS以及寄存器配置的7位CK信号进行输出转换，当EN为低时，不做任何输出转换。

当EN为高时，若DATA_0[34:0]_EN为高，此时DATA_0进行输出转换：

若DATA_1[34:0]_EN为高，此时DATA_1进行输出转换;
若DATA_0[34:0]_EN以及DATA_1[34:0]_EN同时为高，则进行相同输出转换，此应用于双屏驱动。

../../../_images/lvds_single_link.png — 图 9.41 lvds_single_link

Dual lLink LVDS输出控制模式： CK第一个cycle,D0给到DATA_0[34:0]；CK第二个cycle,D1给到DATA_1[34:0]。以此类推进行输出转换得到Dual lLink输出。

../../../_images/lvds_dual_link.png — 图 9.42 lvds_dual_link

并行信号转换为差分信号格式：需要两个不同时钟控制，串行时钟SCLK的频率为并行时钟PCLK的7倍。

SCLK的第一个cycle,并行信号的G0/B1/DE/CK6/NA分别给到LVDS_D0/ LVDS_D1/ LVDS_D2/ LVDS_CK/ LVDS_D3的第一位；

SCLK的第二个cycle,并行信号的R5/B0/VS/CK5/NA给到LVDS_D0/ LVDS_D1/ LVDS_D2/ LVDS_CK/ LVDS_D3第二位；

以此类推进行7个SCLK cycle数据转换，等到下一个PCLK cycle到达，并行信号同时更新，LVDS信号按照同样的方式转换。

../../../_images/lvds_format1.png — 图 9.43 lvds_format

9.5.2.2. VESA-24模式时序（也称NS模式）

../../../_images/lvds_vesa-24.png — 图 9.44 lvds_vesa-24(ns)

9.5.2.3. JEIDA模式时序

../../../_images/lvds_jeida-24.png — 图 9.45 lvds_jeida-24

../../../_images/lvds_jeida-18.png — 图 9.46 lvds_jeida-18

其中R7-R2对应6bit屏信号的R5-R0；G7-G2对应6bit屏信号的G5-G0；B7-B2对应6bit屏信号的B5-B0；