2. 原理图设计

2.1. 管脚说明和功能复用

2.1.1. QFN88 管脚和功能复用

表 2.11 M4 (Sip DDR2) 管脚说明
管脚	定义	类型	功能	备注说明
RTC
1	RTC_IO	OD	RTC唤醒 32K时钟输出	OD输出，外部需上拉电阻，上拉电压不能超过5V
2	RTC_VCOIN	POWER	-	若不考虑掉电保持可悬空，内部有二极管从3.3V取电
3	RTC_XO	OUTPUT	-	接32.768kHz无源晶振，若不使用RTC功能可悬空
4	RTC_XI	INPUT	-	接32.768kHz无源晶振，若不使用RTC功能可悬空
PLL
75	RESET	INPUT	系统复位	内部自带RC上拉，外挂电容不超过4.7uF
76	PLL_XO	OUTPUT	-	接24MHz无源晶振
77	PLL_XI	INPUT	-	接24MHz无源晶振
Power
7,40,58,80	VCC33_IO	POWER	CPU IO电压	3.3V供电
81	VCC30_ANA	POWER	内置LDO输出	内部模拟模块使用，外部接1uf旁路电容
42	LDO25_OUT	POWER	内置LDO输出	内部DRAM模块使用，外部接1uf旁路电容
41	LDO1X_OUT	POWER	内置LDO输出	可供DRAM使用，存在发热，若使用需做好散热，外部接1uf旁路电容
43,45,46	VDDQ_DDR	POWER	DRAM电压	DDR2@1.8V、DDR3@1.5V
20,44,53,73,74	VDD11_SYS	POWER	CPU Core电压	1.2V@600Mhz，1.1V@504Mhz

表 2.12 M4 (Sip DDR2) 功能复用表
管脚	功能1	功能2	功能3	功能4	功能5	功能6	功能7/8
GPIO A
82	PA0	GPAI0	PSADC0	I2C0_SCL	UART0_TX	AMIC_IN	IR_TX
83	PA1	GPAI1	PSADC1	I2C0_SDA	UART0_RX	AMIC_BIAS	IR_RX
84	PA7	GPAI7	PSADC7	I2C1_SDA	UART1_CTS
85	PA8	RTP_XP	PSADC8	I2C2_SCL	UART2_TX	JTAG_DO
86	PA9	RTP_YP	PSADC9	I2C2_SDA	UART2_RX	JTAG_DI
87	PA10	RTP_XN	PSADC10	I2C3_SCL	UART2_RTS	JTAG_MS
88	PA11	RTP_YN	PSADC11	I2C3_SDA	UART2_CTS	JTAG_CK
GPIO B
47	PB0	SDC0_CMD	SPI0_HOLD	I2C1_SCL	UART7_TX
48	PB1	SDC0_CLK	SPI0_WP	I2C1_SDA	UART7_RX
49	PB2	SDC0_D3	SPI0_CS
50	PB3	SDC0_D0	SPI0_MISO
51	PB4	SDC0_D1	SPI0_MOSI
52	PB5	SDC0_D2	SPI0_CLK
GPIO C
33	PC0	SDC1_D1	LCD_D5	SPI2_CLK	UART1_TX	JTAG_MS	PWM0_A
34	PC1	SDC1_D0	LCD_D4	SPI2_CS	UART1_RX	JTAG_DI	PWM0_B
35	PC2	SDC1_CLK	LCD_D3	SPI2_MOSI	UART1_RTS	UART0_TX	PWM1_A
36	PC3	SDC1_CMD	LCD_D2	SPI2_MISO	UART2_TX	JTAG_DO	PWM1_B
37	PC4	SDC1_D3	LCD_D1		UART2_RX	UART0_RX	PWM2_A
38	PC5	SDC1_D2	LCD_D0	UART2_RTS	UART3_TX	JTAG_CK	PWM2_B
39	PC6	SDC1_DET	CLK_OUT0	DE_TE	UART3_RX		PWM3_A
GPIO D
32	PD6	LCD_D6	SPI3_MISO	I2C0_SCL	UART1_TX
31	PD7	LCD_D7	SPI2_MISO	I2C0_SDA	UART1_RX
30	PD8	LCD_D8	LVDS1_D0N	SPI1_HOLD	UART2_TX
29	PD9	LCD_D9	LVDS1_D0P	SPI1_WP	UART2_RX
28	PD10	LCD_D10	LVDS1_D1N	SPI1_CS	UART3_TX
27	PD11	LCD_D11	LVDS1_D1P	SPI1_MISO	UART3_RX
26	PD12	LCD_D12	LVDS1_D2N	SPI1_MOSI	UART4_TX
25	PD13	LCD_D13	LVDS1_D2P	SPI1_CLK	UART4_RX
24	PD14	LCD_D14	LVDS1_CKN	SPI3_CLK	CAP0
23	PD15	LCD_D15	LVDS1_CKP	SPI3_CS	CAP1
22	PD16	LCD_D16	LVDS1_D3N	SPI3_MOSI	CAP2
21	PD17	LCD_D17	LVDS1_D3P	SPI3_MISO
19	PD18	LCD_D18	LVDS0_D0N	DSI_D0N	I2C1_SCL
18	PD19	LCD_D19	LVDS0_D0P	DSI_D0P	I2C1_SDA
17	PD20	LCD_D20	LVDS0_D1N	DSI_D1N	UART7_TX
16	PD21	LCD_D21	LVDS0_D1P	DSI_D1P	UART7_RX	CLK_OUT0
15	PD22	LCD_D22	LVDS0_D2N	DSI_CKN	I2C3_SCL	UART6_TX
14	PD23	LCD_D23	LVDS0_D2P	DSI_CKP	I2C3_SDA	UART6_RX
13	PD24	LCD_DCLK	LVDS0_CKN	DSI_D2N	UART5_TX	SPI1_CLK
12	PD25	LCD_HS	LVDS0_CKP	DSI_D2P	UART5_RX	SPI1_CS
11	PD26	LCD_VS	LVDS0_D3N	DSI_D3N	PWM3_A	SPI1_MOSI
10	PD27	LCD_DE	LVDS0_D3P	DSI_D3P	PWM3_B	SPI1_MISO	RTC_32K
GPIO E
54	PE0		DVP_D0	I2C0_SCL		MAC0_RXD1	PWM0_A
55	PE1		DVP_D1	I2C0_SDA		MAC0_RXD0	PWM0_B
56	PE2		DVP_D2	CAN0_TX	UART4_TX	MAC0_CRS_DV	PWM1_A
57	PE3		DVP_D3	CAN0_RX	UART4_RX	MAC0_REFCLK	PWM1_B
59	PE4		DVP_D4	CAN1_TX	UART5_TX	MAC0_TXD1	PWM2_A
60	PE5		DVP_D5	CAN1_RX	UART5_RX	MAC0_TXD0	PWM2_B
61	PE6	DSPK0	DVP_D6	UART5_RTS	UART6_TX	MAC0_TXC
62	PE7	DSPK1	DVP_D7	UART7_RTS	UART6_RX	MAC0_TXEN
63	PE8	I2S0_MCLK	DVP_CK	UART6_RTS	UART7_TX	MAC0_MDC
64	PE9	I2S0_BCLK	DVP_HS	UART6_CTS	UART7_RX	MAC0_MDIO
65	PE10	I2S0_LRCK	DVP_VS	DSPK0		CLK_OUT2
66	PE11	I2S0_DOUT	I2S0_DIN	DSPK1	CLK_OUT1
67	PE14		SPI3_MOSI		UART3_TX
68	PE15		SPI3_MISO		UART3_RX
69	PE16		SPI0_CLK	CAN0_TX	I2C3_SCL
70	PE17		SPI0_CS	CAN0_RX	I2C3_SDA
71	PE18		SPI0_MOSI	CAN1_TX	PWM3_A
72	PE19		SPI0_MISO	CAN1_RX	PWM3_B
GPIO F
5	PF0		SPI2_CLK		UART5_TX
6	PF1		SPI2_CS		UART5_RX
8	PF14		DSPK0	DMIC_D0	UART4_TX
9	PF15	DE_TE	DSPK1	DMIC_CLK	UART4_RX
USB0
78	PU0	USB0_DM		UART0_RX	UART1_RX
79	PU1	USB0_DP		UART0_TX	UART1_TX

2.2. 时钟和电源

2.2.1. POWER

电源系统
- 芯片需提供 VDD11_SYS（CPU CORE 电源：1.2V@600Mhz，1.1V@504Mhz）。
图 2.5 CPU CORE 电源 VDD11_SYS原理图
- 芯片需提供 VCC33_IO（CPU IO 电源：典型3.3V）。
图 2.6 CPU IO 电源 VCC33_IO原理图
- 芯片需提供 VDDQ_DDR（DRAM 电源：DDR2@1.8V，DDR3@1.5V）。
图 2.7 CPU DRAM 电源VDDQ_DDR原理图
- 内置LDO1X_OUT，外部接1uF电容，可配置输出1.8V/1.5V供DRAM使用，存在转换效率和发热问题，若使用内置LDO，Layout需做好散热。
- LDO25_OUT、VCC30_ANA供内部模块使用，外部接1uf旁路电容即可。
图 2.8 Power 电路去耦电容
上下电时序要求
- VDD11_SYS、VCC33_IO、VDDQ_DDR无上下电时序要求。
- 复位信号内部自带RC上拉，上电完成后，复位自动释放，并且24MHz晶振起振。

2.2.2. SYS

系统功能脚说明

表 2.13 系统功能脚说明
信号名	信号说明	应用说明
UBOOT	升级模式配置	默认使用PA0下拉检测，可在UBOOT或bootloader配置任意IO为下拉检测或上拉检测进入升级模式，建议预留按键或跳线
RESET	CPU复位脚	内部RC上拉，低电平复位，可悬空，建议预留按键或跳线

2.2.3. PLL

PLL 需外接24MHz晶振
- 外部 24MHz 晶振精度要求小于 ±20ppm，匹配电容根据晶体负载电容选择。
- PLL_XO 建议串联0R电阻，便于调试振荡幅度。

../_images/pll.png — 图 2.9 PLL 24M晶振电路原理图

2.2.4. RTC

内置RTC，使用RTC功能需外接32.768kHz晶振
- 外部32.768kHz晶振精度建议小于 ±10ppm，匹配电容根据晶体负载电容选择。
- RTC_XI和RTC_XO之间并接10M电阻建议保留，可用于频率微调。
- RTC_IO为OD输出，使用时需要外挂上拉电阻，上拉电平不超过5V，可用于RTC唤醒或输出32K时钟。
- 若不考虑掉电保持，RTC_VCOIN可悬空，内部有二极管通路从VCC33_IO取电。

2.3. 存储

2.3.1. DRAM

芯片内部 Sip 16bit DRAM，DDR3 1Gb 最高频率 672MHz 或 DDR2 512Mb 最高频率 504MHz。
- LDO1X_OUT为芯片内部LDO(1.8/1.5V 500mA)输出，可配置电压，为DRAM供电。
- 若使用内部LDO1X为DRAM供电，芯片会发热比较大，Layout时需注意GND焊盘多加过孔散热，散热铜皮完整。
- 若产品方案对发热敏感，建议DRAM采用外置DCDC供电。
- LDO25_OUT为芯片内部LDO(2.5V 50mA)输出，为DRAM模拟部分供电。

2.3.2. FLASH

SPI0/1 为QSPI控制器，最大支持4线数据传输，用于Flash类型设备的快速读写访问。
- 默认使用SPI0为启动接口，烧eFuse可选配SPI1为启动接口。
- QSPI 支持 NAND Flash / Nor Flash，支持1/2/4线模式。
- IO最大速率 SDR 100MHz，仅支持3.3V IO电压，Flash容量不限制。
- SPI_CS、SPI_WP、SPI_HOLD必需保留10k上拉。
- QSPI Layout必需做等长约束，否则跑4线模式容易出现速度跑不高的情况。

../_images/nand.png — 图 2.11 SPI0 Nand Flash电路原理图

../_images/nor.png — 图 2.12 SPI0 Nor Flash电路原理图

2.3.3. eMMC

使用SDC0接口，1/4线模式，支持eMMC5.0协议，支持SDR25/SDR50/DDR50模式。
- IO最大速率 DDR 50MHz，仅支持3.3V IO电压。
- CLK信号不需上拉，最好在靠近主控端串联22欧电阻，若并联容值不超过22pF。
- D0、CMD和RST信号上拉到VCC-IO。
- SDC0_D0~SDC0_D3、SDC0_CLK、SDC0_CMD信号走线做等长约束。
- 建议在原理图标注信号线走线要求如等长、阻抗；标注电源工作电压及最大工作电流，便于LAYOUT设计。

../_images/emmc.png — 图 2.13 SDC0 eMMC电路原理图

2.3.4. CARD

使用SDC1接口，支持1线、4线模式。
- IO最大速率 DDR 50MHz，仅支持3.3V IO电压。
- CLK信号不需上拉，最好在靠近主控端串联22欧电阻，若并联容值不超过22pF。
- CMD和DET信号上拉到VCC-IO。
- SD接口信号线TVS管结电容 < 35pF，否则影响信号传输质量。
- SDC1_D0~SDC1_D3、SDC1_CLK、SDC1_CMD信号走线做等长约束。
- 建议保留DET信号线上的1k串联电阻，避免在插入SD CARD时产生信号下冲，同时提高GPIO ESD性能。
- 建议在原理图标注信号线走线要求如等长、阻抗；标注电源工作电压及最大工作电流，便于LAYOUT设计。

../_images/card.png — 图 2.14 SDC1 CARD电路原理图

2.4. 多媒体

2.4.1. PRGB

PRGB模式兼容5种MAPPING输出配置，默认为24bits，可配置为18bits、16bits，相应的低位不使用。
- 配置0：RGB888建议使用，支持R/G/B 整组信号互换，支持组内信号高位到低位排序互换。
- 配置1：RGB666建议使用，支持R/G/B 整组信号互换。
- 配置2：RGB666，占用PC卡口，支持R/G/B 整组信号互换。
- 配置3：RGB565建议使用，支持R/G/B 整组信号互换。
- 配置4：RGB565，占用PC卡口，支持R/G/B 整组信号互换。

../_images/rgb-mode.png — 图 2.15 RGB 不同配置定义图

../_images/rgb565-666.png — 图 2.16 RGB565 / RGB666 电路原理图

../_images/rgb888.png — 图 2.17 RGB888 电路原理图

../_images/lcd_bl_bias.png — 图 2.18 LCD 背光和偏压电路原理图

2.4.2. LVDS

LVDS支持 Single-Link和 Dual-Link两种接法，根据实际需要选择。
- 速率240Mbps~800Mbps。
- 支持LVDS_0与LVDS_1互换。
- 支持LVDS_0与LVDS_1双屏同显。
- 支持LVDS_D0-LVDS_D3、LVDS_CK五组差分对信号任意互换，比如LVDS_D2与LVDS_CK互换。
- 支持LVDS信号极性选择模式，即差分对信号正负极性互换。
- LVDS信号是高速信号，需注意差分对约束、等长约束、差分100欧姆阻抗匹配。

../_images/lvds-single.png — 图 2.19 LVDS Single-Link 电路原理图

../_images/lvds-dual.png — 图 2.20 LVDS Dual-Link 电路原理图

2.4.3. MIPI-DSI

MIPI DSI是应用于显示的串行接口，实现将DE送过来的并行图像数据高性能转化串行输出。
- 可配置为1/2/3/4对数据通道。
- 支持高速模式和低速模式。
- 每对数据通道都支持高速单向通信。
- 数据通道0可选支持低速模式下双向通信，即可读取屏的寄存器。
- 支持 D0~D3 差分对信号任意互换。
- 支持信号极性选择模式，即所有差分对信号支持正负极性互换。

../_images/mipi-dsi.png — 图 2.21 MIPI-DSI 电路原理图

2.4.4. TP

支持RTP电阻屏触摸和CTP电容屏触摸。
- RTP 仅支持4线，即X+/X-/Y+/Y-。
- RTP 支持最多2点触摸。

../_images/rtp.png — 图 2.22 RTP 电阻屏触摸电路原理图

../_images/ctp.png — 图 2.23 CTP 电容屏触摸电路原理图

2.4.5. PWM

支持PWM0~PWM3共4组PWM波形发生器
- PWMx_A和PWMx_B同属一组PWM，可配置成单独输出或同时输出，但频率相同，占空比可不相同。
- 不同频率的应用不能使用同一组PWM。
- PWM通常用于背光控制，频率一般为20kHz~1MHz。
- PWM通常用于蜂鸣器，频率一般为3kHz~4kHz。

../_images/pwm.png — 图 2.24 PWM 背光电路原理图

../_images/buzzer.png — 图 2.25 蜂鸣器电路原理图

2.4.6. DVP

支持 DVP 8位并行接口，最大支持500万像素拍照，最大支持1920x1080@30fps 录像，支持YUV422、BT.656格式。

../_images/dvp.png — 图 2.26 DVP CAMERA 原理图

2.4.7. AUDIO

AMIC，支持一路模拟音频输入。

../_images/amic.png — 图 2.27 AMIC 电路原理图

DMIC，支持数字立体声音频输入。

../_images/dmic.png — 图 2.28 DMIC 电路原理图

Speaker
- 支持2路单端输出（双喇叭，左右声道输出）。
- 支持1路差分输出（单喇叭，单声道输出）。
- 支持DSPK0和DSPK1内部混音后，再通过任意单一通路输出。
- DSPK是数字信号，从CPU出来必需接RC（R=100R，C=470nF）转换成模拟信号才能给到音频功放。

../_images/speaker-d.png — 图 2.29 Speaker 差分输出电路原理图

../_images/speaker-s.png — 图 2.30 Speaker 单端输出电路原理图

I2S
- I2S接口为数字音频接口，用于连接外部音频设备，实现音频数据的传输。

../_images/i2s-ac107.png — 图 2.31 I2S 扩展麦克风电路原理图

2.5. 通用接口

2.5.1. ETHERNET

RMII 内部参考时钟（外部PHY_TXC为Input情况）
- MAC_REFCLK 时钟不使能，内部选通PLL_EMAC_50M作为RMII 50MHz参考时钟源
- MAC_TXC 输出时钟，提供给外部PHY使用
- MAC_TXC 输出时钟接外部PHY_TXC Input
RMII 外部参考时钟（外部PHY_TXC为Output情况或晶振提供50MHz）
- MAC_REFCLK 时钟使能，并且选通作为RMII 50MHz参考时钟源
- MAC_TXC不使能，无需提供外部PHY时钟信号
- MAC_REFCLK 输入时钟接外部PHY_TXC Output

表 2.14 百兆以太网 RMII 接口关系
MAC端信号	RMII接口	类型	描述	PHY端信号
MAC_RXD1	RMII_RXD1	I	数据接收信号线1	PHY_RXD1
MAC_RXD0	RMII_RXD0	I	数据接收信号线0	PHY_RXD0
MAC_CRS_DV	RMII_CRS_DV	I	数据接收有效	PHY_CRS_DV
MAC_REFCLK	RMII_REF_CLK	I	参考时钟	PHY_TXC（Output）
MAC_TXD1	RMII_TXD1	O	数据发送信号线1	PHY_TXD1
MAC_TXD0	RMII_TXD0	O	数据发送信号线0	PHY_TXD0
MAC_TXC	RMII_TXC	O	数据发送时钟	PHY_TXC（Input）
MAC_TXEN	RMII_TXEN	O	数据发送使能	PHY_TXEN
MAC_MDC	RMII_MDC	I/O	串行管理接口时钟	PHY_MDC
MAC_MDIO	RMII_MDIO	I/O	串行管理接口数据	PHY_MDIO
CLK_OUT	CLK_OUT	O	25MHz时钟	PHY_XTAL2

../_images/rmii-rtl8201.png — 图 2.32 RTL8201 三种接法框图

../_images/rmii-ip101.png — 图 2.33 IP101G 三种接法框图

../_images/rmii.png — 图 2.34 RTL8201 RMII 电路原理图

防护设计
- 可用 TVS 阵列来保护 TXP、TXN、RXP 和 RXN 信号。
- 可用铁氧体磁珠和隔离变压器来分别隔离电源和信号线上的高频噪声。
- 可用 RC 或铁氧体磁珠隔离网络接口屏蔽层和信号地，以提高 ESD 性能。

2.5.2. SPI

SPI0/1/2/3为标准SPI控制器，用于存储设备或其他SPI接口设备的访问。
- 所有SPI接口只支持Master，不支持Slave。
- SPI0/1 支持 1/2/4线模式。
- SPI2/3 支持 1线模式。

2.5.3. UART

UART兼容工业16550标准，支持常用波特率，最大波特率支持3Mbps。
- 支持UART 2线（TX、RX），通常应用于TTL、RS485、RS232、DEBUG打印。
- 支持UART 3线（TX、RX、RTS），通常应用于RS485、某些模块比如RTL8723DS其蓝牙只需UART 3线。
- 支持UART 4线自动流控（TX、RX、RTS、CTS），通常应用于RS232、蓝牙通信。

../_images/uart-debug.png — 图 2.35 调试串口电路原理图

../_images/uart-232.png — 图 2.36 RS232串口电路原理图

RS485支持硬件自动控制收发方向，也支持软件控制收发方向
- 在IO资源紧张时，建议采用两线接法，通过UART_TX管脚进行半双工收发，UART_RX管脚进行自动方向控制。
- 需要做光耦隔离时，可采用常规三线接法，UART_RTS管脚进行自动方向控制。

../_images/uart-485-2.png — 图 2.37 RS485 两线接法电路原理图

../_images/uart-485-3.png — 图 2.38 RS485 三线接法电路原理图

2.5.4. I2C

I2C速率最大支持400kbps，支持master 和 slave 模式。

../_images/twi-rtc.png — 图 2.39 I2C 外接RTC电路原理图

2.5.5. CAN

支持CAN0和CAN1两套控制器
- 支持CAN2.0A和CAN2.0B协议，可编程通信速率最高1Mbps。
- 外围电路需接收发器，才能组成CAN总线网络。

2.5.6. CIR

支持市面常见红外协议，如NEC、RC5、RC6、RC-MM、Sony、Sanyo、JVC等。

../_images/cir.png — 图 2.41 CIR 红外收发电路原理图

2.5.7. USB

USB0 可支持 Device 或 Host，烧录程序只能使用USB0。可通过软件指令动态切换 Device 或 Host。
- USB 插座ID脚用于检测外部设备类型，通过电阻上拉到VCC-IO，连接到GPIO。当ID脚为低则工作在Host模式，当ID脚为高则工作在Device模式。
- USB ID信号建议串联电阻，避免插入设备时产生信号下冲，同时提升GPIO口ESD性能。
- USB DP、DM信号为高速差分信号线，差分走线阻抗控制90 ohm，TVS管寄生电容建议小于5pF。
- USB 插座VBUS建议不要与板卡5V直连，中间串入二极管，避免VCC_5V和VBUS同时供电时影响。
- USB 电源建议增加限流开关，避免插入HOST设备瞬态电流过大。

../_images/usb0-otg.png — 图 2.42 USB0 OTG电路原理图

../_images/usb0-host.png — 图 2.43 USB0 HOST电路原理图

USB1 可支持 Host。

../_images/usb1.png — 图 2.44 USB1 电路原理图

../_images/usb1-hub.png — 图 2.45 USB1 HUB电路原理图

防护设计
- 可用 TVS 阵列来保护 VBUS、D+、D-和 ID 信号。
- 可在 USB 差分信号上串联共模扼流圈，改善 EMI 性能。
- 可在 VBUS、GND 上串联铁氧体磁珠，隔离高频噪声。
- 可用 RC 电路或铁氧体磁珠隔离 USB 外壳和信号地，提高 ESD 性能。

2.5.8. SDIO

SDC1/SDC2 可用于用于访问SDIO接口的设备，比如 CARD、WIFI 模组。
- SDIO 接口只支持 3.3V IO 电平，接口顺序关系需注意。
- SDIO 接口按等长约束走线，CLOCK 尽量包地处理。
- 天线端增加 TVS 管，防止 ESD 静电打坏模块。
- 所有电源滤波电容尽量靠近芯片电源输入脚放置。

../_images/wifi-bt.png — 图 2.46 SDC1 WIFI+BT 电路原理图

../_images/wifi-bt-sdc2.png — 图 2.47 SDC2 WIFI+BT 电路原理图