4.2.1. 模块介绍

4.2.1.1. 术语定义

术语	定义	注释说明
CMU	clock manage unit	时钟管理单元
PLL	Phase Locked Loop	锁相环时钟

4.2.1.2. 模块简介

CMU模块用于配置系统时钟，PLL时钟频率和展频，AXI/AHB/APB总线时钟，各模块输入时钟，IO输出时钟，以及各个模块的reset信号的复位或释放。

CMU模块的基本特性如下：

• 两种锁相环共5个PLL

• 整数PLL时钟PLL_INT2个，无小数分频和展频功能，可旁路输出24M时钟

• 小数PLL时钟PLL_FRA3个，有小数分频和展频功能，可旁路输出24M时钟

• CPU时钟源可选CLK_24M、CLK_32K、PLL_INT0，可进行1~32分频

• AXI/AHB0/APB0/APB1时钟源可选CLK_24M或PLL_INT1，可进行1~32分频

• 每个模块的时钟可进行1~32分频

• 每个模块的总线时钟、模块时钟、复位开关可独立配置

• 4路可配置频率和时钟源的时钟输出，用作于外设的时钟输入